Искусство схемотехники. Том 3

Однако наша схема декодирования адресов работает странным образом. Взглянем внимательно на ОЗУ. Мы игнорировали биты адреса А13-П17! В результате байт памяти с адресом, например $0000, имеет много двойников — его можно найти по адресам $2000, $4000 и вообще по любому адресу, имеющему нули в разрядах А0-А12 и А18-А19. Байт имеет множественное представление в адресном пространстве. Чтобы устранить эту неоднозначность, можно было более узко квалифицировать сигнал CS', разрешающий работу ПЗУ, обусловив нулевое состояние бит А13-А17, но в этом нет особого смысла. Хотя наличие «призраков» памяти по всему адресному пространству может показаться свидетельством небрежности, но вреда в этом нет, и к тому же экономятся вентили. То же происходит с ПЗУ (а также и с вводом-выводом). На рис. 11.11 показана карта памяти[1] нашего прибора, где описанные повторения обозначены явным образом.

Рис. 11.11.

Карта памяти.

Разумеется, если вы захотите установить в системе дополнительную память, вам придется привлечь дополнительные адресные линии. На рис. 11.10 показано, как это можно сделать — просто подключите дешифратор 1 из 4 (`139) к двум следующим адресным линиям, активизируя его нашим сигналом разрешения ПЗУ, и без всяких хлопот вы можете добавить три блока ОЗУ. Дальнейшее расширение памяти осуществляется аналогично.

_{Упражнение 11.5. С помощью дешифратора 1 из 8 (`138) подключите к системе 8 блоков памяти 8Кx8.}

_{Упражнение 11.6. Модифицируйте схему с целью подключения ОЗУ емкостью 32Кx8.}

_{Упражнение 11.7.}

Теперь измените схему так, чтобы в ней работали два блока ПЗУ емкостью 64Кx8 (27512).

_{Упражнение 11.8. Для каждого из предыдущих упражнений нарисуйте карту памяти.}

Синхронизация памяти. Перед тем, как приступать к рассмотрению ввода-вывода, полезно обратиться к вопросу синхронизации памяти. Ранее отмечалось, что наша схема генерации сигнала DTACK не создавала состояний ожидания при обращении к памяти. Это очень хорошо, но лишь в том случае, когда память обладает достаточным быстродействием, чтобы удовлетворить временным ограничением циклов чтения и записи на рис. 11.4. Но так ли это в действительности? Чтобы получить ответ на этот вопрос, надо начать с временной диаграммы МП 68008, затем вычесть наихудшие значения задержек «склеивающих» схем и посмотреть, сколько времени остается на реакцию памяти. Давайте проделаем это.

На рис. 11.12 изображен цикл чтения, для которого синхронизация обычно имеет большее значение.

Рис. 11.12.Временные соотношения цикла чтения из памяти (статическое ОЗУ, 150 нc).

Мы начали с временных характеристик ЦП для микросхемы в тактовой частотой 8 МГц, поскольку для нашей схемы мы выбрали именно эту частоту. Наиболее важным является временной интервал между правильным адресом ЦП и правильными данными памяти, так как этот интервал определяет максимально допустимое значение «времени доступа к адресу» со стороны памяти. В этом случае ЦП устанавливает правильный адрес по меньшей мере за 290 нc перед установкой правильных данных; соответствующее значение для DS' составляет 237 нc. Наша схема образования сигнала CS'

для ОЗУ включает два каскада вентилей. При использовании микросхем 74НСТ02 и 74НСТ00 максимальные задержки составят 28 нc и 25 нc, что дает примерное значение 53 нc. В этом случае для времени доступа со стороны памяти (относительно фронта CS') остается 290 нc — 53 нc = 237 нc. С помощью аналогичных рассуждений (предположив, что сигнал RD' генерируется одной микросхемой 74НСТ32) получаем, что память должна выставить данные не позже 203 нc после установки ОЕ'. На рис. 11.12 также показаны наихудшие временные соотношения для самой медленной (150 нc) статической памяти (ОЗУ) с организацией 8Кx8: время доступа от фронта адреса 150 нc, от фронта CS' 150 нc и от фронта ОЕ' 60 нc. Поскольку для нашей схемы допустимы значения 290 нc, 237 нc и 203 нc, соответственно, мы имеем для наиболее критичной ситуации (время доступа от CS') запас почти 100 нc.

Мы не будем останавливаться на аналогичных рассуждениях для цикла записи, который в этом отношении является еще менее критичным. Очевидно, что с ОЗУ не возникает трудностей синхронизации, даже при использовании самой медленной памяти и при отсутствии состояний ожидания ЦП.