Разработка устройств на основе цифровых сигнальных процессоров фирмы Analog Devices с использованием Visual DSP++

Разряд	Исходное состояние	Назначение
15…13	0	Не используются
12	0	Разрешение порта SPORT0: 0=порт запрещен, 1=порт разрешен
11	0	Разрешение порта SPORT1: 0=порт запрещен, 1=порт разрешен
10	0	Конфигурация режима работы порта SPORT1: 0=сигналы FI FO IRQ0 IRQ1 SCLK, 1=последовательный порт SPORT1
9…3	0	Не используются
2…0	1	Циклы ожидания памяти программ от 0 до 7

Таблица 4.2б Регистр тактов ожидания WSR, адрес памяти данных=0x3FFE

Разряд	Исходное состояние	Назначение
15	0	Не используется
14…12	1	Циклы ожидания памяти данных от 0 до 7
11…9	1	Циклы ожидания 3-й группы портов ввода-вывода от 0 до 7
8…6	1	Циклы ожидания 2-й группы портов ввода-вывода от 0 до 7
5…3	1	Циклы ожидания 1-й группы портов ввода-вывода от 0 до 7
2…0	1	Циклы ожидания 0-й группы портов ввода-вывода от 0 до 7

Таблица 4.2в Регистры таймера

Разряд	Исходное состояние	Назначение
Регистр периода таймера TPERIOD, адрес памяти данных=0x3FFD
15…0	X	Период таймера от 0 до 0xFFFF
Регистр счетчика таймера TCOUNT, адрес памяти данных=0x3FFC
15…0	X	Счетчик таймера от 0 до 0xFFFF
Регистр масштабирования таймера TSCALE, адрес памяти данных=0x3FFB
15…8	0	Не используются
7…0	X	Масштабирование таймера от 0 до 0xFF

Таблица 4.2г Регистры последовательного порта SPORT0