Разработка устройств на основе цифровых сигнальных процессоров фирмы Analog Devices с использованием Visual DSP++

Значение	Пояснение
CE	Счетчик циклов пуст
EQ	Равно нулю
NE	Не равно нулю
LT	Меньше нуля
GE	Больше или равно нулю
LE	Меньше или равно нулю
GT	Больше нуля
АС	Перенос АЛУ
NOT AC	Нет переноса АЛУ
AV	Переполнение АЛУ
NOT AV	Нет переполнения АЛУ
MV	Переполнение умножителя
NOT MV	Нет переполнения умножителя
NEG	Входной операнд «xop» отрицателен
POS	Входной операнд «xop» положителен
FOREVER	Бесконечный цикл

Таблица 18.2 Допустимые значения

Значение	Пояснение
EQ	Равно нулю
NE	He равно нулю
LT	Меньше нуля
GE	Больше или равно нулю
LE	Меньше или равно нулю
GT	Больше нуля
AC	Перенос АЛУ
NOT AC	Нет переноса АЛУ
AV	Переполнение АЛУ
NOT AV	Нет переполнения АЛУ
MV	Переполнение умножителя
NOT MV	Нет переполнения умножителя
NEG	Входной операнд «xop» отрицателен
POS	Входной операнд «xop» положителен
NOT CE	Счетчик циклов не пуст
FLAG_IN*	Вывод FI=1
NOT FLAG_IN*	Вывод FI=0

*Только для команд JUMP, CALL

Глава 19. Генераторы адресов

В этой главе говорится об устройствах генераторов адресов сигнального процессора и выполняемых с его помощью командах.

Ранее мы уже рассматривали назначение генераторов адресов (DAG). На этот раз рассмотрим их структуру и команды, которые они позволяют выполнять.

Сигнальный процессор имеет в своем составе два независимых генератора адреса данных, обеспечивающих одновременный доступ к памяти данных и памяти программ. Генераторы адреса осуществляют косвенную адресацию данных. Оба генератора могут выполнять автоматическую модификацию адреса данных. С помощью циклических буферов, они могут выполнять модификацию адреса по модулю. Отличие генераторов адреса друг от друга состоит в следующем. Первый генератор адреса (DAG1) генерирует только адреса памяти данных, но обеспечивает при этом изменение порядка разрядов в адресе на обратный (реверс разрядов). Второй генератор адреса (DAG2) генерирует как адреса памяти данных, так и адреса памяти программы, но не способен поддерживать реверсную адресацию.

Структурная схема генератора адреса приведена на рис. 19.1. Отличия структуры DAG1 от DAG2 показаны на самой схеме.

Рис. 19.1. Структурная схема генератора адреса

Каждый генератор имеет в своем составе три регистровых блока: блок регистров модификации (M), блок индексных регистров (I) и блок регистров длины (L). Каждый из регистровых блоков состоит из четырех регистров разрядностью 14 бит. Чтение и запись данных в эти регистры осуществляется через шину данных DMD. Индексные регистры I содержат действительные адреса, используемые для доступа к памяти. При косвенной адресации данных адрес, находящийся в выбранном индексном регистре, становится адресом памяти. Разряды адреса на выходе DAG1 могут быть переставлены в обратном порядке за счет установки соответствующего бита режима в регистре состояний режима MSTAT или при помощи команды ENA BIT_REV. Реверс адреса (адресация с перестановкой разрядов в обратном порядке) необходим для выполнения операций БПФ (быстрого преобразования Фурье) для цифровых значений сигнала. Данную операцию часто называют скремблированием (от английского слова scramble — смешивать). Сброс бита режима реверса адреса в регистре состояний режима MSTAT производится командой DIS BIT_REV. Для наглядности сказанного в табл. 19.1 приведен нормальный и реверсивный порядок адресов для 2-, 3- и 4-разрядных адресов. Из таблицы видно, каким образом при этом перемешиваются значения адреса.

Таблица 19.1 Нормальный и реверсивный порядок адресов для 2-, 3- и 4-разрядных адресов