Разработка устройств на основе цифровых сигнальных процессоров фирмы Analog Devices с использованием Visual DSP++

{ Каналы: 3322222222211111                                           }

{         1098765432109876                                           }

  ax0 = b#0000000000000000; DM(SPORT0_RX_Channels1) = ax0;

{ Регистр разрешения приема SPORT0_RX_Channels0 = 0x3ff9             }

{ Биты:   FEDCBA9876543210 0-игнорирован 1-доступен                  }

{ Каналы: 111111                                                     }

{         5432109876543210                                           }

  ax0 = b#0000000000000010; DM(SPORT0_RX_Channels0) = ax0;

{ Регистр разрешения передачи SPORT0_TX_Channels1 = 0x3ff8           }

{ Биты:   FEDCBA9876543210 0-игнорирован 1-доступен                  }

{ Каналы: 3322222222211111                                           }

{         1098765432109876                                           }

  ax0 = b#0000000000000000; DM(SPORT0_TX_Channels1) = ax0;

{ Регистр разрешения передачи SPORT0_TX_Channels0 = 0x3ff7           }

{ Биты:   FEDCBA9876543210 0-игнорирован 1-доступен                  }

{ Каналы: 111111                                                     }

{         5432109876543210                                           }

  ax0 = b#0000000000000011; DM(SPORT0_TX_Channels0) = ax0;

{ Регистр SPORT0_Control_Reg = 0x3FF6 (Регистр управления SPORT0)    }

{ Биты:     FEDCBA9876543210                                         }

{ Исх.сост: 0000000000000000                                         }

    ax0 = b#1100011100110111; DM(SPORT0_Control_Reg) = ax0;

{ Регистр SPORT0_SCLKDIV = 0x3FF5 (Модуль деления последов. такт. импульсов) }

{           частота CLKOUT внутренняя удвоенная частота процессора           }

{ SCLKDIV = ------------------------------------------------------ - 1;      }

{(кадр.с.и.)      2*(частота SCLK синхронизация бит порта)                   }

{                                                                            }

{ SCLKDIV =(( 2*16384КГц ) / ( 2*2048КГц )) -1=8-1=7                         }

      ax0 = 7; DM(SPORT0.SCLKDIV) = ax0;

{Регистр SPORT0_RFSDIV = 0x3FF4 (Модуль деления последоват. такт. импульсов) }

{          частота SCLK                                                      }

{ RFSDIV = ------------ - 1;                                                 }

{          частота RFC                                                       }

{ RFSDIV = 2048КГц / 8КГц - 1 = 256-1 = 255                                  }

     ax0 = 255; DM(SPORT0_RFSDIV) = ах0;

{Регистр SPORT0_Autobuf = 0x3FF3 (Регистр управления автобуферизацией SPORT0)}