Аппаратные интерфейсы ПК

По внутренней архитектуре модули близки к SIMM-72, но имеют удвоенную разрядность и, соответственно, удвоенное количество линий CAS#. Также удвоено число сигналов разрешения записи и разрешения выходных буферов, что позволяет организовывать модули в виде двух 4-байтных банков с возможностью их чередования (Bank Interleaving). Модули могут иметь разрядность 64, 72 или 80 бит, дополнительные разряды 72-битных модулей организуются либо по схеме контроля паритета (приписываясь к соответствующим байтам), либо по схеме ЕСС; 80-битные — только по схеме ЕСС.

Модули DIMM первого поколения (по IBM) были ориентированы на асинхронную память (FPM, EDO и BEDO); по архитектуре они напоминают SIMM-72. В модулях применяется параллельная идентификация — параметры быстродействия и объема передаются через 8 буферизованных выводов идентификации (Presence Detect pins). Модули первого поколения не получили широкого распространения, поскольку не принесли принципиальных новшеств в подсистему памяти.

Модули второго поколения отличаются тем, что позволяют использовать микросхемы как асинхронной (FPM и EDO), так и синхронной динамической памяти (SDRAM). Внешне они похожи на модули первого поколения, но отличаются ключом, не допускающим ошибочную установку. Унифицированное назначение выводов позволяет в одни и те же слоты устанавливать как модули DRAM; так и SDRAM. Нумерация бит данных единая для всех типов организации — контрольные биты CBx имеют отдельную нумерацию, их наличие зависит от организации (паритет, ЕСС-72, ЕСС-80).

Модули с любой организацией используют побайтное распределение информационных бит по сигналам CASx# (табл. 7.11), распределение контрольных бит представлено в табл. 7.12. Младший бит адреса приходит по одной линии на все микросхемы модуля. Сигналы управления модулей SDRAM значительно отличаются от модулей DRAM. Исполняемая операция SDRAM определяется сигналами RAS#, CAS# и WE#, синхронизируемыми по фронту соответствующих сигналов CKx. Назначение сигналов модулей приведено в табл. 7.13, назначение выводов модулей DRAM — в табл. 7.14, SDRAM — в табл. 7.15.

Таблица 7.11. Организация информационных и управляющих сигналов для модулей DIMM-168 второго поколения

Линии CAS# (DQMB для SDRAM)	0	1	2	3	4	5	6	7
Биты данных	0-7	8-15	16-23	24-31	32-39	40-47	48-55	56-63
Сигналы для банка 0 DRAM	OE0#, WE0#, RAS0#				ОЕ2#, WE2#, RAS2#
Сигналы для банка 1 DRAM	OE0#, WE0#, RAS1#				ОЕ2#, WE2#, RAS3#
Сигналы для банка 0 SDRAM	CKE0	CKE0	CKE0	CKE0	CKE0	CKE0	CKE0	CKE0
	S0#	S0#	S2#	S2#	S0#	S0#	S2#	S2#
	CK0	CK1	CK2	CK3	CK0	CK1	CK2	CK3
Сигналы для банка 1 SDRAM	CKE1	CKE1	CKE1	CKE1	CKE1	CKE1	CKE1	CKE1
	S1#	S1#	S3#	S3#	S1#	S1#	S3#	S3#
	CK0	CK1	CK2	CK3	CK0	CK1	CK2	CK3

Таблица 7.12. Связь контрольных бит с управляющими сигналами для модулей DIMM-168 второго поколения

Организация (разрядность микросхем DRAM)	Линии CAS# (DQMB для SDRAM)
	0	1	2	3	4	5	6	7
	Контрольные биты
72-бит Parity	0	1	2	3	4	5	6	7
72-бит ЕСС, (x4 x16/x4)	-	0-3	-	-	-	4-7	-	-
72-бит ЕСС, (x8)	-	0-7	-	-	-	-	-	-
72-бит ЕСС, (x18)	0	1	2	3	4	5	6	7
80-бит ЕСС, (x4)	-	0-3	8-11	-	-	4-7	12-15	1
80-бит ЕСС, (x8, х16)	-	0-7	-	-	-	8-15	-	-

Таблица 7.13. Сигналы модулей DIMM-168 второго поколения и DIMM-184